verilog數(shù)據(jù)寫入

你的問題好籠統(tǒng)啊，能不能具體點(diǎn)。
很多verilog書上都有介紹測(cè)試程序的編寫，即頂層文件。

去問電腦工程師

verilog的代碼其實(shí)是電路，所以你寫的時(shí)候需要對(duì)你生成的電路有一定的概念。其次多看看綜合的結(jié)果，然后明白具體實(shí)現(xiàn)的結(jié)果有什么不同。再有就是多看看優(yōu)秀的verilog設(shè)計(jì)，sundesignburst的那幾個(gè)設(shè)計(jì)文件是經(jīng)典的設(shè)計(jì)。

1、用mask提取通道信息，濾掉flag中的無效信息。
eg. mask1=4‘b0001; flag = 4‘b0101 chan1 = flag & mask1 = 4’b0001
mask2=4‘b0010; flag = 4‘b0101 chan2= flag & mask1 = 4’b0000
mask3=4‘b0100; flag = 4‘b0101 chan3 = flag & mask1 = 4’b0100
mask4=4‘b1000; flag = 4‘b0101 chan4 = flag & mask1 = 4’b0000
于是，有效的通道1保留，穗慧無效通道變?yōu)?。
2、indicator輸出格式是二進(jìn)制碼，步驟1產(chǎn)生的猜禪答one-hot碼。
需要實(shí)現(xiàn)一個(gè)one-hot到二進(jìn)制的轉(zhuǎn)碼邏輯，實(shí)現(xiàn)2^n -> n。
3、indicator輸出看你的描述暗含了優(yōu)先級(jí)，即從低到高indicator1優(yōu)先輸出。
需要實(shí)現(xiàn)擠氣泡（認(rèn)為1中chan2，chan4這樣為0的通道是氣泡），可以用排序算法，
設(shè)data_buffer = {chan4,chan3,chan2,chan1};
舉個(gè)例襲正子，chan2和chan1比，如果chan1為0，則交換為data_buffer1 = {chan4,chan3,chan1,chan2}，這樣氣泡就左移了。氣泡擠完就可以輸出給indicator了。

說實(shí)話,不怎么好的工作.

工資很低,而且是按錄入數(shù)據(jù)量來計(jì)算工資的.

每天錄入量很大的.而且錄入有差錯(cuò)也很麻煩.精神會(huì)高度緊張的,很容易累.

我以前有同事做過,不過是兼職的,也就是賺點(diǎn)零花錢而已.

基本上,如果你找不到其他工作,可以試試這個(gè)工作,但是,個(gè)人不推薦,因?yàn)?一是工作量大而工資不多,二是工作內(nèi)容單調(diào),而且沒什么可以學(xué)習(xí)的東西.

到回收站里還原！

明顯的《巫妖皇之路》

導(dǎo)入新數(shù)據(jù)？用函數(shù)且只更新？你怎么實(shí)現(xiàn)的？回復(fù)等高手答案

把表格控件中的readonly 屬性改成.T.,這樣就不能修改數(shù)據(jù)了.